在本周的Intel Foundry Direct 2025大会上，英特尔详细阐述了其采用高数值孔径EUV技术的战略考量。尽管成本效益问题仍备受关注，英特尔仍计划在即将推出的14A工艺中引入这一先进的EUV芯片制造技术。不过，英特尔并未完全锁定这一新技术，而是为14A节点设计了一个备选生产流程，采用标准的低数值孔径EUV作为替代方案。

英特尔已接收并安装了第二台高数值孔径EUV设备于其俄勒冈州工厂，并表示该技术正在稳步推进。然而，由于持续的开发工作，这台价值约4亿美元的ASML Twinscan NXE:5000高数值孔径EUV机器尚未投入生产环境，因此英特尔保持谨慎态度，未冒然行动。

(图片来源：Tom's Hardware)

“首先，英特尔在14A技术上保留了选择低数值孔径或高数值孔径解决方案的灵活性，且设计规则兼容，无论选择哪种路径，都不会对客户造成影响。其次，高数值孔径EUV的表现符合预期，我们将在合适的时机引入它，”英特尔代工技术和制造部执行副总裁、首席技术官兼总经理Naga Chandrasekaran博士表示。

“我们已拥有18A和14A的数据，显示低数值孔径解决方案与高数值孔径解决方案在良率上相当。因此，我们持续在技术前沿取得进展，并确保拥有正确的选择，以向客户提供决策风险最低、回报最佳的解决方案，”Naga进一步解释道。

英特尔计划在14A节点的少数几层（具体数量未透露）上使用高数值孔径EUV，其他层则采用不同分辨率的机器。这意味着两种机器的选择仅影响制造流程的一部分，但英特尔指出，使用低数值孔径EUV机器进行三重图案化可达到与高数值孔径EUV相同的效果（更多详情见下文）。

由于两种技术均符合设计规则，无论英特尔最终选择哪种制造流程，客户都无需更改设计，这有助于缓解客户对英特尔采用未经验证生产技术的担忧。

此外，英特尔声称两种生产流程均能提供相同的良率，这表明若高数值孔径EUV开发遇阻，或因经济原因英特尔选择不部署，将不会对上市时间造成严重影响。尽管多重图案化通常会降低良率，但英特尔关于良率相当的声明反映了现代多重图案化技术的进步，尤其是在叠层技术领域。

关于高数值孔径EUV的公开讨论多聚焦于成本问题，业界普遍认为其不如采用低数值孔径EUV的多重图案化具有成本效益。然而，在将机器投入生产方面仍存在诸多技术挑战，主要涉及使高数值孔径可行的互补技术，如抗蚀剂、光掩模和计算光刻等，这些技术需针对新机器进行优化。

尽管如此，英特尔率先采用ASML的机器，旨在竞争中占据先机，并已利用高数值孔径光刻技术在开发阶段生产了30,000片晶圆。正如一位代表在后续活动中所解释，英特尔仍看到了显著的成本节约，因为消除了约40个工艺步骤。

(图片来源：Tom's Hardware)

“最后，我想谈谈高数值孔径EUV。我们为何这样做？原因很简单：它成本更低。中间图片展示了一个由单次通过高数值孔径EUV生成的图案，其间距与我们14A所需的间距相当。右侧则显示了一个使用传统方法生成的非常相似的图案，其中我们采用了三次EUV曝光[三重图案化]，总体上大约需要40个工艺步骤。因此，总体来看，我们看到了一个更短、更简单的流程，这就是我们在14A中使用高数值孔径的原因，与多重通过0.33 NA EUV[低数值孔径]相比，这降低了成本。此外，这还提供了减少金属层数量并获得额外性能提升的选项。”

英特尔未说明其比较是否基于全掩模尺寸的打印。高数值孔径一次仅能打印掩模的一半，需两次打印才能创建一个掩模尺寸的处理器，并依赖拼接技术将两次打印组合成一个连贯单元。相比之下，等于或小于半掩模尺寸的晶片仅需一次高数值孔径EUV打印即可。而低数值孔径EUV机器则能在一次通过中处理全掩模尺寸的晶片。

深思

英特尔从其10nm节点失败中汲取了深刻教训，这些失败最终导致公司失去了在芯片制造领域的领先地位，并将问题归咎于同时在新制造技术和技术上押注过多。为避免重蹈覆辙，英特尔开发了替代的低数值孔径生产流程，以降低风险。

例如，在18A节点上，英特尔开发了业界首创的背面供电系统，并同时研发了英特尔首创的环绕栅极（GAA）晶体管。为确保备选方案，该公司在18A工艺中采用了更稳健的去风险策略，包括开发了一个没有背面供电的内部专用试验工艺节点。然而，由于GAA和背面供电的开发进展顺利，英特尔最终推出了18A节点的完整版本。

英特尔的竞争对手台积电已确认，其不会在与英特尔竞争的A14节点上使用高数值孔径EUV，且尚未透露何时会在批量生产中采用这种新型工具。英特尔最初计划在其18A工艺中使用高数值孔径EUV，该工艺原定于14A节点之前推出。但英特尔后来调整了计划，表示该工艺节点的开发速度出乎意料地快，导致机器无法及时准备就绪。