摘要

2026年8月18日，业界消息确认台积电已成功完成A16（1.6nm）先进逻辑制程的研发与认证。作为业界首个导入"超级供电轨"（Super Power Rail，SPR）背面供电架构的埃米级CMOS平台，台积电A16标志着半导体制造从纳米时代跨入埃米时代后，供电网络架构的范式转换正式落地。本文从技术突破、竞争格局、路线图演进三个维度，分析台积电A16对全球半导体行业的影响。

从"正面拥堵"到"背面分流"

传统半导体芯片中，供电互连与信号互连共同配置于芯片正面。随着制程节点持续微缩，两者在有限的布线空间中日益相互挤压，导致线路拥堵加剧，电阻增加引发电压下降（IR Drop）问题。这一物理瓶颈在2nm以下节点变得尤为严峻——晶体管密度持续攀升，但可用于供电的金属层资源却不断缩减。

背面供电技术（Backside Power Delivery Network，BSPDN）的核心思路是将供电网络从芯片正面移至晶圆背面，使正面金属资源全部释放给信号线路。这一架构变革涉及晶圆键合、超薄化减薄、背面对准、通孔刻蚀与金属化等多道工序的全新整合链。其中三大技术挑战尤为关键：背面对准精度要求极高，通孔偏移可能导致高接触电阻甚至开路；减薄后的晶圆翘曲与应力控制难度陡增；通孔与金属连接的可靠性必须兼顾空洞、界面污染等问题。

A16的差异化策略

台积电A16（1.6nm）的核心突破，在于将供电路径完整移至芯片背面，通过专用接点（VB）直接连接电晶体的源极与汲极，同时仅对芯片正面的闸极结构、单元尺寸及布局面积进行“最小”幅度调整。这一设计哲学使A16仍保有台积电N2P制程的闸极密度与NanoFlex设计弹性，最大程度维持了与既有芯片设计的兼容性。

这一策略与竞争对手形成鲜明对比。英特尔在Intel 18A（1.8nm）中导入PowerVia背面供电技术时，需要调整既有单元架构，包括修改接脚数量及放宽金属间距。三星电子计划在SF2（2nm）制程导入背面供电，也可能采取与英特尔类似的方案。台积电的“最小改动”路线意味着客户在设计迁移时的成本和风险更低，这对设计生态的延续性至关重要。

【图表：全球晶圆代工三巨头背面供电技术路线对比】

台积电A16在效能方面相较N2P实现了明显跃升。在相同功耗条件下，运算速度可提高8%至10%；维持相同速度时，功耗降低15%至20%；芯片密度提升8%至10%。台积电官网显示，A16预计于2026年下半年生产就绪。

【图表：台积电A16与N2P效能提升对比】

这些效能与能源效率的改善，直接指向AI加速器及高效能运算（HPC）芯片这一高增长市场。AI芯片对运算性能与功耗均有极高要求，A16的能效提升恰恰切中这一需求痛点。苹果已向台积电预定A16首批产能，OpenAI也通过博通和Marvell向台积电预订该芯片，客户阵容为其技术落地提供了有力支撑。

三强争霸：背面供电商业化竞争格局

背面供电技术的商业化竞赛，实质上是台积电、英特尔、三星三家在埃米级制程时代的卡位战。

英特尔在背面供电领域布局最早。其PowerVia技术已随Intel 18A制程量产，Intel 18A采用RibbonFET全环绕栅极晶体管与PowerVia背面供电的组合，相较Intel 3可提供25%性能提升或36%功耗降低，密度提高约30%。TechInsights的评估指出，Intel 18A在性能上具有优势，而台积电N2在晶体管密度上更高。不过，RibbonFET与PowerVia的同时导入也大幅推高了制造成本，背面供电需要额外的晶圆处理步骤，纳米级TSV制造工艺复杂，这在代工报价上可能缺乏竞争力。

三星的处境更为微妙。其2nm（SF2）制程良率已从20%区间提升至50%中段，计划2026年底试产、2027年于美国泰勒工厂进入规模量产。三星还宣布将2nm晶圆代工报价下调至2万美元，较台积电3万美元的报价低三分之一，试图以价格优势吸引客户。然而，三星在先进制程路线上已明显放缓——SF1.4节点从原定的2027年延后至2029年，战略重心转向2nm的良率优化与产能爬坡。在背面供电方面，三星计划在SF2P工艺中实施，时间点上落后于台积电和英特尔。

台积电的策略则体现出“后发先至”的节奏控制。在第一代N2工艺上，台积电并未导入背面供电，而是将其留给A16节点。这一选择看似保守，实则让N2率先完成GAA纳米片晶体管的量产验证，再在A16上叠加SPR，降低了技术叠加风险。台积电2nm已锁定苹果、AMD、高通、联发科等大客户，博通及一些ASIC客户也可能采用。

路线图博弈：时间窗口与生态壁垒

【图表：全球三大晶圆代工厂先进制程路线图2024-2029】

从路线图来看，三家厂商的节奏差异正在拉大。台积电的路径最为清晰：2025年N2量产，2026年A16量产准备就绪，2028年A14（1.4nm）量产，2029年A12（1.2nm）量产。其中A12将作为A14的强化版，专为AI与HPC打造，导入下一代SPR技术。值得注意的是，台积电2029年的A13和A12制程均不需要High-NA EUV光刻机设备，这与英特尔从Intel 14A节点开始采用High-NA EUV的路线形成鲜明对比。

英特尔的路线图体现出“追赶”态势。Intel 18A已在部分产品中实现量产，Intel 14A节点计划2027年下半年风险试产，2028年全面量产，较原计划有所提前。英特尔还通过与Cadence合作，将AI工具集成至芯片设计流程，加速Intel 18A及14A芯片开发。不过，英特尔在客户广度上仍无法与台积电抗衡，其代工业务能否说服外部客户为技术优势承担更高成本，仍是商业上的巨大挑战。

三星在1nm以下的规划最为模糊。SF1.4延后至2029年，2nm之后的制程蓝图尚未明确描绘。尽管三星与博通签署了未来五年超过2000亿美元的合作协议，但在先进制程的技术节奏上已落后半个身位。

竞争焦点转移：从制程技术到设计生态

台积电A16的技术突破传递出一个明确信号：在埃米级制程时代，竞争已不再局限于制程技术本身，设计生态正成为竞争焦点。台积电A16“最小改动”策略的核心价值，正是降低客户从N2向A16迁移的设计成本。当晶体管微缩带来的边际收益递减，供电架构革新与设计兼容性的平衡，将成为决定客户选择的关键因素。

AI算力需求的爆发进一步放大了这一趋势。AMD的EPYC Venice处理器和Instinct MI455X AI加速器已采用台积电2nm工艺，苹果锁定首批2nm产能用于A20 Pro芯片。当这些客户在2nm上完成设计投入后，A16能否平滑承接其下一代产品，直接关系到台积电在AI芯片代工市场的份额锁定能力。

背面供电技术的竞争，本质上是先进制程从“晶体管密度竞赛”向“系统级能效竞赛”的转向。三家厂商的技术路线虽然方向一致——将供电移至背面，但在实现路径、设计兼容性和成本控制上已分道扬镳。台积电的SPR选择了一条对设计生态扰动最小的路径，这或许是其最大的差异化优势。

结论

台积电A16的认证完成，标志着背面供电技术从实验室走向量产的关键一步。在2nm技术竞争白热化的当下，制程节点的微缩已不再是唯一竞争维度，供电架构革新、设计生态延续性与AI/HPC场景适配能力共同构成了新的竞争三角。台积电以“最小改动”策略在技术突破与生态兼容之间找到平衡点，而英特尔和三星则各自面临成本压力与节奏调整的挑战。埃米级时代的制程竞赛，正在从单纯的技术比拼演变为一场涵盖工艺、设计、生态与商业模式的系统工程。