224G SERDES(串行/解串器) 是一种高速接口技术,是下一代 1.6Tb 链路的基础。将224G信号从ASIC传输到互连及更远的地方,仍是1.6Tb部署和扩展过程中的关键挑战。
每条1.6Tb链路采用8路224G信号传输。对于以太网而言,其实际运行速率为 212.5 Gb/s,其中包含基于里德 - 所罗门(Reed-Solomon)纠错码的前向纠错(FEC)开销(冗余),即 “外部 FEC”。这为从 ASIC 到模块的可靠电链路提供了足够的保护。IEEE 802.3.dj 标准定义了额外的内部 FEC(有时称为 FECi),它能提供额外的编码增益,助力满足更高要求的光链路的连接需求。
PAM-4 赋能强大的基于 DSP 的 SERDES
可以说,我们如今正迈入第三代 PAM-4 电信号传输时代。自 400GbE(采用 8 路 53Gbd 信号)以来,PAM-4 调制技术就已确立。
向 PAM-4 过渡的一个重大变化是强大的基于数字信号处理(DSP)的 SERDES 的出现。借助先进的 DSP 滤波器以及基于 DSP 的时钟和数据恢复(CDR)技术,这些DSP SERDES 能够应对复杂的信道损伤,包括损耗和反射,而这些对于基于模拟的 SERDES 来说极具挑战性。当然,模拟技术在基于 DSP 的 SERDES 中仍发挥着关键作用。在 DSP 模块内部的模数转换器(ADC)进行转换之前,大部分初始处理都是通过模拟技术完成的,但正是 DSP 技术为 224G PAM-4 信道的实现奠定了基础。
在如此高的速率下,信道误差必然会出现,而且确实已经出现了。这也是 IEEE 在链路中纳入 FEC 的原因。然而,随着速率的提升和 DSP 复杂度的增加,简单的误码率(BER)测量已不适用于 1.6Tb 的应用场景。
为何简单的 BERT 无法满足需求
传输过程中会出现误差。损耗、串扰、噪声和反射等损伤在信道中相互作用,影响信号,降低信噪比,最终导致误差产生。再加上基于 DSP 的 SERDES,会将复杂的误差特征传递到更高层级的逻辑中,如物理编码子层(PCS)和 FEC。更关键的是,这可能会导致复杂误差突发情况,难以用简单 BERT 工具分析。
作为 1.6Tb 基础的 224G SERDES 需要比简单的BERT更为先进的分析工具。凭借在 53G PAM-4 方面的经验,VIAVI(唯亚威通讯)目前正基于最新一代 224G SERDES,为多家企业提供 1.6Tb 设备的开发、调试和交付支持。
VIAVI是首家向市场推出 1.6Tb/s 测试解决方案的企业,我们一直致力于通过帮助全球客户开发和验证 1.6Tb/s 模块来支持整个生态系统的发展。
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关于作者:Dr. Paul Brooks
Paul Brooks是VIAVI实验室和生产业务部门的光学传输技术负责人。他曾在皇家海军担任一名武器军官,此后在通信和测量行业担任过各种职务,尤其对实现高速以太网生态系统颇有研究。他拥有南安普顿大学光电博士学位。