随着超高速有线收发器和下一代毫米波通信技术向百Gbps及以上数据率演进，毫米波频段因其超宽连续频谱资源，成为实现超大带宽传输的关键。然而，在毫米波频段下，传统锁相环架构面临物理与设计瓶颈：片上无源器件品质因数随频率升高而退化，导致高频压控振荡器相位噪声恶化；同时，高频时钟分频与鉴相过程引入大量功耗，且传统鉴相器增益在毫米波频段衰减，削弱了环路对带内噪声的抑制能力。为突破这些瓶颈，中国科学院微电子研究所联合清华大学、澳门大学，提出了一款高能效、低抖动毫米波级联锁相环芯片架构。该架构创新性地融合了“隐式二次谐波提取”与“五次谐波混频鉴相”两项关键技术：在第一级基频压控振荡器中隐式提取高品质二次谐波，作为第二级高频参考源；同时，利用新型五次谐波混频鉴相技术，使基频输出频率实现10倍倍增，而抖动恶化几乎可忽略。此外，该架构摒弃了传统毫米波级联方案中的高功耗振荡器缓冲器与非重叠采样时钟，有效解除了鉴相器增益受采样电容限制的瓶颈，显著提升了频率合成器的能效与噪声抑制能力。基于上述技术，团队采用28nm CMOS工艺，实现了一款V波段锁相环时钟芯片，输出频率覆盖54–60 GHz，整体功耗低于15mW，RMS积分抖动优于60fs，其分频比归一化抖动-功耗优值（FoMN）达到−280dB以下，为低抖动毫米波时钟生成提供了前瞻性技术路径。