图：imec官网

电互连正在 AI 集群最要害的地方露出天花板：高效的电链路只在几毫米距离内成立，距离一拉长、速率一提高，功耗、散热和信号完整性同时恶化。比利时微电子研究中心（imec）10 月 27 日经行业媒体 Semiconductor Engineering 发布光互连技术报告，把应对方案排成一条主线：让光学一步步向硅靠近，从机柜面板上的可插拔模块，进到封装内的共封装光学，最终叠进晶圆堆叠本身。紧迫性来自速率代际：第一代 1.6T 可插拔模块（单通道 200 Gb/s、八路并行）正进入采样和早期部署，而 3.2T 模块所需的调制器带宽要超过 100 GHz，锗硅器件目前的带宽与能效组合已难兼顾（imec 报告口径）。

第一站 可插拔：成熟主力的渐进演进

可插拔光模块是行业干了二十多年的老本行，模块化、可热插拔、多厂商互通，至今仍是数据中心内部连接的主力。演进走增量路线，1.6T 之后还有 3.2T；报告提到一条更激进的分支，极限可插拔（XPO）要把容量做到 12.8T，代价是系统复杂度显著升高，还需要液冷，成本与部署难度现阶段都受影响。

第二站 共封装：砍掉 DSP 换能效

光再往里走一步，就是共封装光学（CPO，报告中也称 OIO2.5D）：把光引擎挪到计算或交换芯片旁边几毫米处。可插拔模块靠数字信号处理器（DSP）修复传输中被损伤的信号，这在面板级别运转良好，到了芯片到芯片的短距互连，DSP 的功耗和时延反而成了负担。

imec 给 CPO 定的研究目标是一组具体的数：光引擎容量从 1.6T、3.2T 走向 6.4T 乃至 12.8T，通道速率 400 Gb/s，能效先做到 5 pJ/bit 以内、下一代冲向 3 pJ/bit（pJ/bit 即每比特耗电的皮焦耳数，越低越省电）。报告称其 OIO2.5D 架构把光子芯片与电子芯片并排放在硅转接板上，采用铜混合键合（hybrid bonding），单纤支持 8 至 32 个波长并行（波分复用），路线图指向接近 2 pJ/bit 的能效。大规模部署的产业时间表也写明了：预计从 2027 年至 2028 年开始；早期系统的激光器仍需外挂，以远离高热的主芯片。

材料层的两步棋：微转印双首创与 110 GHz 锗硅调制器

每一站都卡在同一处：调制器用什么材料做。imec 报告集中展示了两条路径。

一条是微转印，原理类似盖章，把薄膜材料直接「印」到硅光晶圆上，省去传统晶圆键合的材料浪费和复杂工序。imec 与根特大学团队用它完成两项业界首创（imec 口径）：把薄膜铌酸锂调制器无缝集成到硅光平台，并在欧洲光通信会议（ECOC）上演示 O 波段 320 Gb/s 无放大光链路（不加光放大器），跨 2 公里单模光纤，指向单通道 400 Gb/s；首次把钽酸锂调制器异质集成到硅光集成电路上，成果已发表于《自然·光子学》。

“同一套微转印工艺同样适用于钽酸锂，这证明了它极强的通用性。”论文第一作者 Margot Niels 表示。报告也标注了短板：这类转印调制器尺寸仍偏大，更适合空间宽松的可插拔模块。

另一条是锗硅电吸收调制器（EAM）。imec 在 2025 年 10 月已单独宣布：基于 Franz-Keldysh 效应（电场让锗硅改变吸光能力的物理效应）的 EAM 在 C 波段测得超过 110 GHz 带宽，单通道净速率 400 Gb/s，完整兼容 300 毫米晶圆的 CMOS 工艺。本次报告将其纳入 CPO 紧凑集成的器件方向之一；该成果距现在已有一年，尚无第三方量产数据。

第三站 3D 集成光学：光子层叠上计算硅

最后一站还在早期研发。3D 集成光学（OIO3D）要把光子层直接叠在计算硅的上方或下方，把电通道缩短到微米量级。imec 预计未来十年的系统需要接近乃至超过每毫米 10 Tbps 的带宽密度、远低于 1 pJ/bit 的能效，这已超出 CPO 架构的能力上限。这一站的目标是能效约 2 pJ/bit、长期指向 1 pJ/bit 以下，激光器直接做在晶圆上；时间表为三到五年出首批概念样机，商用化在五到十年跨度上。

把三站连起来看，可插拔承担 3.2T 之前的存量需求，CPO 承接 2027 至 2028 年起的规模部署，3D 集成光学留给 2030 年代。未来一两年，3.2T 模块的调制器选型（铌酸锂与钽酸锂、锗硅 EAM 还是 III-V 集成）会陆续在各大厂样机上见分晓，可拿来对照检验这份路线图的判断。